CIRCUITE BASCULANTE BISTABILE MASTER-SLAVE

CIRCUITE BASCULANTE BISTABILE MASTER-SLAVE

1. SCOPUL LUCRÃRII

Aceastã lucrare are scop multiplu. Astfel, prima parte se ocupã de proiectarea unui circuit basculant bistabil (CBB) cu componente discrete, studiindu-se regimul static si dinamic de funcsionare al acestuia. În continuare se prezintã principiul de realizare al unui CBB de tip master-slave, apoi se prezintã CBB integrate de tip master-slave, cu exemplificare pe circuitul JK master-slave, pentru care se fac mãsurãtorile statice si dinamice corespunzãtoare.

2. CONSIDERAsII TEORETICE

2.1 Circuite basculante bistabile cu componente discrete

O variantã simplificatã pentru realizarea unui CBB cu elemente discrete este ilustratã în figura 9.1. Schema este astfel dimensionatã încât tranzistoarele T₁ si T₂ sã lucreze în regimuri complementare, întotdeauna în starea stabilã unul fiind saturat si celãlalt blocat.

Circuitul este simetric si de aceea la punerea sub tensiune a montajului starea inisialã se stabileste aleator.

Presupunând cã la punerea sub tensiune are loc o micã variasie a curentului de bazã sau a curentului de colector al unui tranzistor în raport cu curensii similari ai celuilalt, ca spre exemplu o crestere a curentului I_B2 în raport cu I_B1. Aceastã crestere impune cresterea corespunzãtoare a curentului I_C2 si scãderea tensiunii U_CE2. Prin intermediul divizorului rezistiv format de R si R_B, aceastã scãdere va determina scãderea tensiunii U_B1 si a curensilor I_B1 si I_C1. Tensiunea U_CE1 va creste si va determina cresterea potensialului din baza lui T₂, precum si a curensilor din baza si colectorul acestuia. Procesul declansat se desfãsoarã în avalansã, ducând la saturarea tranzistorului T₂ si blocarea lui T₁. Circuitul rãmâne în aceastã stare pânã la momentul aplicãrii unui nou semnal de declansare.

Ca relasii pentru proiectarea circuitului, relasii impuse de condisiile de funcsionare ale circuitului, se dimensioneazã rezistensele R, R_B si R_C, precum si condensatorul de accelerare C, dupã urmãtoarele formule:

cu ß_min factorul de amplificare minim.

R_C = E_C/I_Cs, în cazul cã circuitul funcsioneazã în gol, unde I_Cs reprezintã curentul de colector la saturasie.

R_B <= U_BEbl/I_C0max, relasie derivatã din condisia de blocare a tranzistoarelor, unde U_BEbl reprezintã potensialul bazã-emitor la blocare, iar I_C0max curentul rezidual maxim.

Capacitatea de accelerare C asigurã curentul de bazã de supraacsionare la deblocarea tranzistorului si valoarea sa depinde de modul de asigurare a declansãrii CBB. Se foloseste aici formula: C = I_{Bdb db}/E_C unde I_Bdb se considerã (2 3)I_B.

2.2 Circuite basculante bistabile integrate master-slave

Circuitul basculant bistabil fundamental, primul folosit pentru memorarea datelor, numit si CBB de tip RS static sau RS asincron este reprezentat de figura 9.2. El prezintã douã intrãri de comandã asincrone, numite S, intrarea de setare (scriere) si R, pentru resetarea (stergerea) circuitului, aici active pe nivelul coborât.

Circuitul basculant bistabil RS sincron (realizat cu porsi sI-NU în figura 9.3) prezintã, pe lângã intrãrile asincrone si o intrare de tact T. Informasia de la intrãrile de date R si S este transmisã cãtre bistabilul propriu-zis numai la sosirea impulsului de tact (pe unul din fronturile sale).

Circuitul bistabil de tip RS master-slave, menit a elimina neajunsurile legãrii în cascadã a mai multor CBB de tip RS (posibila nedeterminare a stãrilor fiecãrui CBB), ilustrat la nivel de schemã bloc (figura 9.4), este format din douã CBB de tip RS, comandate prin impulsul de tact si respectiv impulsul de tact inversat. Primul CBB, numit CBB master este comandat de intrãrile de date R si S, iar al doilea CBB din secvensã se numeste CBB slave si este comandat de iesirile CBB master.

Circuitul basculant bistabil de tip JK, a cãrui variantã sincronã este ilustratã de figura 9.5, admite, spre deosebire de CBB de tip RS, comanda simultanã pe ambele intrãri, setându-si starea urmãtoare pentru fiecare combinasie de la intrare.

Circuitul bistabil JK master-slave, ilustrat de figura 9.6, se obsine din bistabilul RS master-slave, la care se adaugã douã legãturi de reacsie, de la iesirile Q si Q^- cãtre intrãrile porsilor de acces ale intrãrilor de date J si K. Bistabilul master este format din primele douã etaje de porsi, iar bistabilul slave este identic ca structurã cu un circuit RS sincron. Semnalele de tact de comandã ale celor douã bistabile sunt complementare, ceea ce face ca niciodatã ele nu sunt simultan conectate. În timpul înscrierii datelor de la intrare în bistabilul master, legãtura sa cu bistabilul slave este întreruptã, iar în timpul transferului informasiei între bistabilul master si bistabilul slave, intrãrile de date cãtre master sunt deconectate. Diagramele temporale de funcsionare ale CBB JK master-slave sunt date de figura 9.7. Conectând împreunã intrãrile de date J si K, se obsine un circuit particular, numit CBB de tip T, care prezintã proprietatea de a divide cu doi semnalul de intrare. Toate avantajele enumerate la CBB de tip JK master-slave (posibilitatea conectãrii în cascadã, determinism, divizare cu doi), îl fac foarte folosit, circuitul integrat CDB 472 fiind ales pentru studiu.

3. MERSUL LUCRÃRII

Sã se proiecteze si realizeze un CBB folosind tranzistoare BC107 si presupunând: E_C=12V, semnalul la intrare de tip impuls cu U=E_C, T=1 s, T_i=500ns, iar la declansare se asigurã _db=300ns.

Determinarea caracteristicilor statice ale circuitului integrat JK master-slave:

a. Se vor identifica terminalele circuitului integrat CDB 472.

b. Caracteristica de intrare implicã determinarea curentului de intrare pentru cazul cel mai defavorabil. Astfel fiecare intrare (intrãrile de date J si K, intrãrile de forsare R si S, precum si intrarea de tact T) se va testa separat. Pe intrarea curentã se va aplica semnal coborât, permisând determinarea I_IL, respectiv semnal de nivel logic ridicat, pentru determinarea curentului I_IH. Pentru fiecare caz în parte, corespunzãtor testãrii unei intrãri, celelalte intrãri vor fi conectate pe rând la potensial coborât, respectiv ridicat, determinând astfel configurasia potensialelor intrãrilor care determinã valorile critice ale curensilor pe intrarea testatã.

c. Caracteristica de iesire se determinã prin efectuarea montajelor din figura 9.8  si figura 9.9, permisând ridicarea caracteristicilor U_OL = f(I_OL) si U_OH = f(I_OH). La intrãri se stabileste un astfel de

potensial care sã determinela iesiri nivelele logice 0 si 1.

d. Determinarea curentului de alimentare I_CC se va face pentru cazul cel mai defavorabil, în care intrãrile J, K si T sunt conectate la masã, iar pe intrãrile de forsare R si S se aplicã potensiale complementare.

Determinarea caracteristicilor dinamice se face folosind montajul din figura 9.10, la intrarea de tact aplicându-se un semnal impuls cu o frecvensã de peste 1MHz. Se vor oscilografia semnalele de intrare si iesire si se vor determina timpii de întârziere pe circuit (timpii de propagare), atât în cazul când iesirile circuitului sunt în gol, cât si în cazul conectãrii pe iesiri a montajului de sarcinã cunoscut, ce simuleazã o impedansã echivalentã cu 10 sarcini TTL. Se va înlocui apoi capacitatea de sarcinã de 15pF cu alte capacitãsi, studiind efectul capacitãsii de sarcinã asupra propagãrii semnalului prin circuit.

4. CONsINUTUL REFERATULUI

-Prezentarea sumarã a caracteristicilor circuitelor basculante bistabile, în spesã a CBB JK si CBB JK master-slave.

Configurasia terminalelor pentru CDB 472.

-Schemele circuitelor de mãsurã, tabelele cu mãsurãtori si graficele reprezentând caracteristicile studiate.

Observasii legate de condisiile de testare practicã.